Chiplet将如何改变芯片产业?

2019-10-21
14:00:13
来源: 半导体行业观察


来源:内容综合自「

新电子

」,作者:

黄继宽

,谢谢。


人工智能与5G将成为推动半导体未来十年成长的重要动能,但在前段制程微缩越来越困难,以及某些功能,先天就不宜使用太细微的电路实现的情况下,将一颗SoC设计切割成不同小芯片(Chiplet),再用先进封装技术提供的高密度互联将多颗Chiplet包在同一个封装体内,将是未来的发展趋势。


在AI浪潮席卷下,为了提供更高的运算效能,处理器核心数量,以及其所搭配的快取记忆体容量、I/O数量都呈现指数型暴增。


这些情况使得IC设计者即便使用最先进制程,也很难把芯片尺寸变得更小。


不仅如此,如果按照传统设计方法,芯片面积还越来越大,在某些极端状况下,甚至还出现一片12吋晶圆只能生产十多颗,甚至不到十颗芯片的情况。


如果再把良率因素考虑进去,采用这种设计方法制造出来的芯片,单颗成本恐将突破新台币100万元。


这显然不是芯片设计者跟客户能够接受的。


另一方面,5G对高频宽、低延迟与大量连线的要求,使得通讯芯片必须要有更高的整合度,才能够满足5G提出的效能标准。


同时再加上绝大多数物联网装置都有严格的成本、功耗与外观尺寸限制,通讯芯片业者如果不想办法利用先进封装技术,把更多通讯元件、甚至天线整合在单一封装内,形成完整的微型通讯模组,将难以满足应用市场需求。

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同构/异构整合携手共同因应AI与5G挑战











AI跟5G正好代表两种看似截然不同,但其实殊途同归的半导体产业发展方向–同构整合(Homogeneous Integration)与异构整合(Heterogeneous Integration)。


而且在许多情况下,这两种整合其实是同时并存的。


针对同构整合,台积电研发副总经理余振华表示,不管是依循摩尔定律(Moore’s Law)的道路进行制程微缩,抑或是采用先进封装技术,把不同芯片整合在同一个封装体内,客户追求的目标永远都一样–用更低的成本来实现电路功能。


因此,除了制程微缩之外,如果有其他技术选项可以达成这个目标,客户当然会乐于采用。


而同构整合跟异构整合之所以兴起,就是因为这两种先进封装技术,能够有效降低成本。


同构整合通常应用在处理器或逻辑芯片上,这类芯片为了提供更高的效能,满足AI运算需求,不仅核心数量越来越多,核心旁边配置的快取记忆体容量也跟着变大,I /O的需求也跟着暴增。


如果继续采用传统SoC的设计思维,不把这类大型芯片切割成多颗小芯片,再用先进封装技术整合起来,其生产良率会受到极大影响。


另一方面,把SoC按照功能进行切割,也有助于实现IP重复利用,并且让设计最佳化。


一颗SoC里面,其实有很多电路不适合用最先进的制程技术生产,例如记忆体、I/O跟其他与类比/混合讯号有关的功能电路。


与其将所有功能都整合在一颗芯片上,把这些电路功能切割开来,用性价比更高的制程来生产,反而更具经济效益。


这个观念就是所谓的异构整合。


同构整合搭配异构整合的案例很多,台积电也已经有许多客户成功开发出这种采用混和架构的产品,例如赛灵思(Xilinx)的高阶FPGA,一方面使用同构整合,把一颗大型芯片切割成多颗小芯片,再利用CoWoS整合;


另一方面,该公司的FPGA旁,还有多颗HBM记忆体,同样利用CoWoS进行整合,以获得更大的记忆体频宽。


不过,由于CoWoS的成本高昂,在很多情况下已超过客户可接受的门槛,因此成本相对低廉,但效能较低的InFO,获得更广大的客户群青睐。


此外,InFO的结构还在持续进化,且目前台积电InFO的线宽/间距(L/S)已经可以做到2/2微米;


在实验室里面,甚至已发展出1/1微米以下的技术,且层数还在持续往上叠加,因此InFO家族的性能正在逐渐逼近CoWoS,也开始有网通晶片厂开始使用InFO。


至于在CoWoS方面,由于硅中介层(Si-interposer)的成本偏高,因此台积电3DIC处长郑心圃透露,该公司内部也在发展以有机材料取代硅中介层的CoWoS,盼借此提供客户更多选择。


除了成本考量外,从技术角度来看,IC设计者未来在开发新芯片时,也必然要导入同构和异构整合。


联发科副处长邱宝成就指出,虽然先进制程可以做出更小的电晶体,但功率密度并未跟着电晶体缩小而下降。


以联发科目前功率密度最高的芯片为例,其功率密度可达380W/平方公分。


用电熨斗做为比较生活化的比较基准,大家都知道电熨斗很烫,但其实电熨斗的功率密度只有10W/平方公分,由此可见功率密度对芯片设计者带来的挑战是多么艰巨。


把芯片设计适当分割开来,不只可带来良率提高,成本下降的经济效益,对于降低功率密度也有帮助。


不过,由于AI、5G应用对晶片效能跟I/O数量的需求很大,IC设计者不希望在这方面有所妥协,因此联发科非常乐见各种更先进的互连封装技术出现,让芯片设计者可以有更多选择空间。

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L/S迅速微缩封装难度/可靠度挑战大增













其实,把时间往回推一年,在2018年的系统级封测高峰论坛上,除了CoWoS之外,业界能提供的扇出(FO)封装技术,L/S大多还只能做到10/ 10微米,但一年之后,2/2微米已经成为新的标准,而且RDL的层数已经迅速推进到4P5M(四层有机聚合物,五层金属层)。


由此可见芯片客户跟半导体制造业者对先进封装技术的强烈需求。


然而,更细的互连线路、更多层数的立体堆叠,不仅需要新的材料跟制程设备,也使得封装的生产良率、可靠度面临更严苛的挑战。


有鉴于此,材料、设备商纷纷推出新一代材料或制程设备机台,如Atotech、Brewer Science、EV Group、K&S、Lam Research、SPTS、Smoltek、SÜSS MicroTec、千住金属(SMIC)等。


这些厂商提供的解决方案,让台积电、日月光、力成跟艾克尔(Amkor)等前后段业者得以将先进封装推向量产。


而在确保生产良率跟封装可靠度方面,检测(Inspection)与计量(Metrology)厂商如Camtek、Cyberoptics等,也针对各种先进封装推出新的解决方案。


事实上,由于先进封装兴起的缘故,检测与计量在封装领域所扮演的角色,将比过去更为关键。


由于先进封装涉及多芯片整合,如果半导体制造商没有在封装前先对个别芯片进行完整检测,锁定Known Good Die(KGD),再进行Die to Wafer(D2W)或Chip to Wafer(C2W)整合,将会把Bad Die跟其他Good Die封在一起,最后得到无法正常运作的元件,并蒙受巨大的经济跟良率损失。


由此可知,检测与计量在后段制程的重要性将越来越高,而这也会使封装厂的产线设计跟运作流程变得越来越像前段厂。

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从SoC走向Chiplet EDA工具支援至关重要













除了材料跟设备机台外,由于先进封装变得越来越复杂,因此封装设计者很难再用现有的设计工具来完成先进封装设计。


明导(Mentor)亚太区技术总监李立基就指出,在一个封装只有几百个I/O的时代,封装设计者还有可能用试算表(Spreadsheet)来规划I/O,但在动辄数千甚至上万个I/O互连的先进封装设计中,这种方法不仅太耗时,而且出错的机率很高。


基于资料库的互连设计,还有设计规则检查(DRC),都将成为先进封装设计的标准工具。


此外,以往封装业界习惯使用的Gerber档格式,在先进封装时代也必须改成GDSII档格式。


整体来说,封装业界所使用的工具,都会变得越来越像前段Fab跟IC设计者所使用的工具。


另一方面,在芯片设计端,为了把SoC拆解成Chiplet,EDA工具也必须跟着大翻新。


而且不仅是RDL Netlist、线路布局(Place & Route)的工具需要更新,设计人员还需要更多设计模拟工具来解决多晶片所衍生的电源一致性(PI)、讯号一致性(SI)、电磁相容(EMC)、散热(Thermal)等问题。


新思(Synopsys)、楷登(Cadence)与明导都有对应的解决方案。

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