集成电路设计中IP技术及其产业发展特点

2020-02-13
14:00:07
来源: 半导体行业观察


来源:内容转载自期刊《微纳电子与智能制造》


,作者:吴汉明,史 强,陈春章,谢谢。


摘 要



从集成电路设计产业技术发展趋势出发,讨论了IP核相关技术和特有的发展模式。从国内外的市场和技术发展趋势出发,针对先进工艺技术支持的高端芯片和特色工艺支持的成熟芯片需要的IP做了分析,简要地介绍了先进设计和制造协同优化和人工智能技术在IP验证中的应用。最后提出了发展我国集成电路设计中IP技术和产业的策略以及建议。


1.背 景



1.1  产业背景



集成电路产业是信息技术产业的核心,是支撑经济社会发展和保障国家安全的战略性、基础性和先导性产业。



《国家集成电路产业发展推进纲要》对产业3大特征的定位主要体现在:



(1)我国近几年每年集成电路进口额巨大,2017年达到2601亿美元(海关最新数据显示2018年达3120.58亿美元),远高于原油或其他战略物质进口总额;(2)产业的发展高度依赖于材料、机械(装备)、电子和软件等基础工业的支撑;(3)尖端的先导技术研发成果通常在集成电路产业中首先得到应用,从而引导其他产业的发展方向。芯片的重要性如同第一次、第二次工业革命中的蒸汽机和内燃机。无论是日常生活的手机、电脑,还是企业应用的服务器与数据中心、工业机器人,乃至航空航天和国防安全都离不开芯片。



芯片设计中的IP核(intellectual property core,IP)通常指应用在系统芯片(SoC)中且具有特定功能的可复用(reusable)的电路模块,具有标准性和可交易性。通过产业化验证的IP电路模块可以被系统设计工程师直接植入芯片。IP包括CPU类(包括DSP、MPU、MCU),已经成为集成电路设计技术的核心与精华。IP大体上可以分为软核(soft core)、硬核(hard core)和固核(firm core)3种。



IP软核是独立于制造工艺的寄存器传输级(RTL)代码,经过行为级(behavioral)的功能验证(functional verification)和优化,使用时具有相当的灵活度。IP硬核是通过系统设计验证、物理版图设计验证和工艺制造获得的半成品或者产品。其优点是确保电路性能达到设计目标,提交形式是芯片制造掩模版结构的全部版图和详细系统的全套工艺相关文件。由于与成套工艺的绑定 ,硬核没有应用灵活度。工艺升级后相应的硬核需要重新验证、重新进行物理设计。在软核与硬核之间的是IP固核。固核通常以逻辑门级网表(gate-level netlist)的形式提交。由于固核多由设计客户完成最终布线设计,因此核的端口位置、核的形状和大小都可以调整,比硬核更具有灵活度。



一个可复用的IP核必须要具备完整的系统设计与应用参数(specifications)说明,各种兼容的应用模型、可配置性、验证代码和测试文件,通用的总线接口以及通用的检测接口,功能验证、逻辑综合和物理设计验证等相关的脚本(script)文件、设计和转让文档等。




从IP设计的产品类型来看,可以分为:



(1)IP成熟产品模块类。可以直接集成应用,例如DDR裸片等,也称作已知合格芯片(known good die,KGD);(2)IP半成熟产品模块类,也称作验证IP(简称VIP),IP设计者需要提供验证代码 ,供系统芯片(SoC)统一集成使用;(3)新定义或者新开发的,并且需要设计的IP(design IP,DIP)。VIP的类型有:高速IP类的 ,例如总线和接口标准(peripheralcomponent interface express,PCIe)、快速接口(rapi-dIO)等。DIP的类型有:人工智能专用DIP,大数据用DIP,物联网(IoT)用DIP等。




根据IP核在SoC中的集成方式及应用场景,还可以将其分为:



(1)接口IP,例如通用串行总线(universal serial bus ,USB)、串行高级技术附件(serial advanced technology attachment,SATA)、PCIe、高清多媒体接口/显示端口(high definition multimediainterface,HDMI/Display Port,DP)等;(2)存储IP,例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM),NAND/NOR闪存存储器 、单次/多次可编程(OTP/MTP)存储器等;(3)功能性IP,例如模数/数模转换器(ADC/DAC)、数字信号处理器(DSP)、微控制器(MCU)、音视频交叉存取(audiovideo interleave / interleaved,AVI)等IP。



随着集成电路产业的工艺技术的发展,IC设计的性能不断提升,复杂度不断增加,很多IC的规模已经达到10⁹~

10



¹⁰


个晶体管,如图1所示,从而对IP的验证提出了更高、更快、更准确的要求。现有的以及不断发展的验证方法已经显示出,设计规模越大,验证时间越长,验证覆盖率的增大变得更困难,如图2所示,这直接影响到IP或IC产品的性能等指标的收敛,影响设计可靠性(design for reliability,DFR),同时间接地影响到产品的量产(成本),也称作设计量产性(designfor yield,DFY)。


集成电路设计中IP技术及其产业发展特点



图1.制造工艺的进步与设计规模的变化




集成电路设计中IP技术及其产业发展特点



图2.IC/IP设计规模和复杂度的增加与验证准确度的关系






1.2  全球芯片产业IP背景






集成电路产业的最上游是设计IP,2018年全球IP市场规模约49亿美元。IP本身的产值虽然不是最高但是其具有极大的附加值和特有的产业生态支柱作用 ,同时其产品与国家信息安全密切相关。以IP核复用为基础的SoC技术是全球集成电路发展的方向。产业界以IP核设计为主的SoC占总数的90%以上。全球的10大设计IP的供应商如表1所示。




表1.2017年全球前10名IP供应商


集成电路设计中IP技术及其产业发展特点


全球IP核龙头企业ARM从2007年33%的市场占有率增加到2017年的46.2%,表明IP正向高度集中的方向发展。全球IP的发展路径主要由上升中的SoC市场驱动。同时,开源CPU指令集(instructionset architecture,ISA)架构 RISC-V、人工智能的技术渗透和物联网(IoT)推动的接口类IP是未来IP发展的热点趋势。例如,将多种传统 CPU、GPU、DSP 等模块集成在同一个芯片的异构系统架构(heterogeneous system architecture,HSA)的设计中,美国国防部先进研究项目局(DARPA)关注的、最新提出的未来领域特定体系架构(domain specific architecture,DSA)等都将对IP的发展带来新的应用需求。



随着全球产业发展,处理器IP市场将占据最大市场份额。由于对各种垂直领域的微处理器(MPU)、微控制器(MCU)、数字信号处理器(DSP)和图形处理单元(GPU)的需求增加,处理器IP将占据半导体IP市场的最大份额。其中,以移动通信微处理器龙头企业ARM为代表的IP核授权业务,近年来,特别是在芯片技术发展到后摩尔时代,仍旧不断显示出巨大的商业机会。IP核显然已成为芯片设计业的放大器。后摩尔时代的SoC设计需要越来越多的IP核。从商业机会来看,一个芯片制造企业所拥有的IP核数量的多少和质量的高低已成为其市场竞争力的核心;从国家战略看,一个国家所拥有的IP核体现了其抢占集成电路战略制高点的水平,其中IP核数量多、质量高则成为芯片产业的制高点。事实上IP核已成为集成电路产业在实施大众创新时不可或缺的低成本利器。



IP的技术发展与工艺技术发展密切相关。目前全球主流的先进工艺技术是10/7 nm成套工艺,未来3年内5 nm的成套工艺也将进入产业化阶段。而芯片制造技术,从以三维晶体管FinFET结构为主线的技术路线,扩展到全方位的技术创新。其创新点主要有3方面,即晶体管结构、材料和工艺、以及芯片结构的创新。



随着2D平面技术向3D技术的发展,芯片设计也发生了极大的变化。



从而根本上改变芯片晶体管的设计:



包括3D维度的FinFET芯片设计、围栅(gateall-around,GAA)、量子隧穿效应(quantum tunnelingeffect)等。进入28 nm技术代以后,平面晶体管的比例缩小到了极限,3D晶体管逐渐形成主流。预计主流技术依然采用3D的FinFET架构和浸没式193 nm(i193)波长的光刻技术。围栅结构由于工艺复杂,成本必然上升,所以最早可能在5 nm节点应用。如图3所示是全球集成电路产业主流的晶体管结构发展路线图,其技术发展的主要目标是提高性能功耗比。同时由于物联网的市场驱动,超低功耗的器件研究 ,如隧道场效应管(tunnel field-effect transistor,TFET)等,也将是集成电路的技术发展方向,与之伴随的外延、沉积、刻蚀、CMP等设备及相关材料的研发都是需要跟进的。尤其是光刻技术,从浸没式193 nm多重曝光到EUV光刻工艺的技术门槛还没有完全跨过去。EUV的掩模版技术在批量生产时遇到一些瓶颈,例如掩模版的缺陷检测,保护膜(pellicle)的耐用性等问题还未解决,大规模的产业化应用还有很艰难的路要走。可以预料,未来仅以特征尺寸缩小为标志的技术发展速度将会减缓,而功耗和性能技术进步将成为产业技术发展趋势。




集成电路设计中IP技术及其产业发展特点


图3.全球集成电路产业主流晶体管结构发展路线图(黄如院士提供)






2.我国IP产业现状


目前,国内还没有类似国外有规模的专门设计IP硬核的公司,芯片设计公司的成功设计还不能被定性为IP。国内已经有专门提供IP软核的公司,可以以RTL形式提供给用户。针对上述现状与差异,我国的IP核发展主要有3个方向,即高端处理器的IP核、高速接口类的IP核以及与产品应用密切相关的应用类IP。其中高端处理器的IP核被国外完全垄断(如ARM),国内产品基本处于空白状态。由于高端处理器短期内没有盈利的可能,目前国内没有IP公司开展相关研发,也看不到任何发展计划。在嵌入式处理器的IP核方面,由于门槛不像CPU那么高,又有较高的盈利空间,目前有一些国内公司在开展研发;接口类的IP( 如 SerDes、DDR和USB等),国内有几家公司已经打开了良好的研发和市场局面。至于应用类的IP基本上都是由芯片设计公司和芯片制造企业自行研发完成。同时,由于国内14 nm技术代即将完成工艺研发,所以亟需建立相对完备的14 nm IP库。



截止于2018年,我国现有的1698家芯片设计企业中,90%以上企业的营业额在1亿元以下。这些设计企业的发展主要依赖于中国市场,而其技术积淀不足。这些企业无法关注到每一个技术环节的发展,其有限的技术研发资源只能聚焦于某些产品的开发,不可能全面铺开。尤其是在一些通用IP核的使用方面,需要企业有工艺支持和设计服务的基础。



企业需要进一步重视IP的知识产权价值,尤其在当前国际竞争的热点上,需要加强自身IP的保护,也要用好别人的IP,这样才不会把自己放到不可控的知识产权风险中。



完全自主可控的芯片设计IP核技术仍然是制约我国集成电路设计发展的重要因素之一。我国的IP企业基本上属于小而散模式。虽然10年来累积了一批IP核,但是由于缺乏技术支持服务和工艺基础,使得IP核的利用率很低,已有的IP缺乏维护,逐渐失去竞争力。缺乏完善中立的测试体系,IP企业又不愿意投入研发,使得国内芯片企业要从国外采购大量的IP核。究其原因在于IP研发资金投入大且研发周期长,例如,130 nm工艺IP开发近500万美元,需要耗时约18个月;28 nm技术节点的IP研发需要近1000万美元和约21个月的研发周期。这导致国内IP公司很难在市场支撑下开展自主IP研发,从而对我国产业发展埋下了极大的隐患。



业界IP设计技术专家朱敏先生认为,集成电路产业的特点是投入大,回报周期长。集成电路芯片产业的现状是一个芯片制造的代工厂(28 nm,月产4万片)需要投资近50亿美元,大多设计企业没有这么大的资金投入,也没有必要花费大量资源运行生产线,所以利用代工共享产能是最好的选择。然而,IP的研发和应用也有类似情况。开发新一代工艺节点(28 nm)上的IP需要投入近1000万美元,以及至少6个月以上的研发周期,多数设计企业无法在每一代的产品设计中有那么大资源投入,所以IP也需要共享。IP核共享是支撑产业链整体发展的重要环节之一。



为此,需要有一个IP核共享的公共平台。公共平台依靠国内的芯片制造的工艺基础,为设计公司提供设计服务。我国蓬勃发展的集成电路产业急需一个中立的IP公共平台提供设计服务。充分利用国内优质IP公司和研究所、高校的优质资源,组织产学研联合团队开发IP核 ,通过公共平台支持设计公司创新驱动。同时具备中立的IP核测试评估,IP核的工艺验证和IP核相关的设计服务,包括公共IP平台和电子设计自动化(electronic design automation ,EDA)工具平台的支持。其结构类似于法国的Design Reuse IP公共平台。



公共IP设计服务平台扮演着连接设计企业与各芯片制造企业桥梁角色。我国的产业需要建设一个公共IP平台,从工艺平台建设和基础的模型研究开始,扎扎实实地提升我国的IP核技术水平和应用规模。如图4所示,公共IP平台的架构是以工艺平台为基础,建立相应的模型,工艺设计(智囊)包(process design kit,PDK)及单元库(library),真正发挥连接设计和制造的桥梁。


集成电路设计中IP技术及其产业发展特点



图4.公共IP平台架构







3.IP技术发展趋势


集成电路技术60年来基本遵循摩尔定律演进规律。随着进入后摩尔时代,即两年一代技术更换的节奏开始放缓,设计和制造企业开始更加重视产品的多样化发展,而不再一味追求特征尺寸的缩小,使得IP技术发展也出现新的趋势。IP技术发展趋势可以认为有6个方面。





3.1  IP技术与工艺结合愈发紧密,同步变革





IP核是集成电路设计和制造环节的关键组成部分,其发展趋势和集成电路整体演进趋势基本相同,都是向着工艺制程和精度尺寸不断缩小,产品集成度不断提高,整体性能不断提升的方向发展。在工艺和设计关联度越来越高后,也衍生出了设计制造协同优化技术(design technology Co-optimization,DTCO),通过彼此协作满足新制程节点器件的要求。





3.2  IP研发遵循统一性、简单化、局部化原则





在IP的研发过程中,要特别注意到可复用的单个的IP核必须经过组装后才能有产品设计的价值。在组装过程中,统一的IP核规范化非常重要,包括必须按特定的命名定义接口信号,统一复位方式、事先约定编写代码的习惯和风格。同时需要服从简单化原则,因为简单的模块比较容易被第三方识别和理解,一个复杂功能的模块需要由一系列功能尽量简单的模块组成。最后,需要服从局部化原则,各个局部模块相互正交独立,模块间的接口需要显式标出。局部化设计可以将成本、功能、时序等重要指标和独立模块相结合。





3.3  新一代高速接口IP走热,新产品涌现







当前,PCIe(PCI express)4.0(2017;5.0,2019)、USB 3.2(2017)、DDR/LPDDR 5(2017)、HBM 2(高带宽存储器high bandwidth memory,HBM;V2/V3,2016)、SATA rev3、HDMI 2.1、MIPI DSI/DPI、Bluetooth 5(2016)和Ethernet(400 Gbps,2018)等接口标准的新版本 IP 正在不断涌现。2018 年已经有芯片企业推出了业内第一个通过7 nm FinFET硅验证的56Gbps PAM4(四级脉冲放大调制)SerDes IP。国内IP企业USB3.1 IP已经得到了欧洲的证书,成为世界仅有两家得到该证书的IP公司之一。





3.4  AI算法推动IP核研发加速







人工智能(AI)技术的发展带来了计算模型的变革,一方面使得各大IP供应商纷纷推出为AI定制或与AI结合的IP,如Synopsys公司于日前推出了高性能嵌入式视觉处理器IP——DesignWare EV系列;另一方面人工智能算法也被用在IP相关的EDA工具当中,如华大九天推出的Empyrean Mcfly就是用人工智能算法实现IP验证加速。





3.5  IP的研发应用呈现平台化发展态势







以成套工艺技术为基础,IC设计数据为核心,以IP为核心资产的设计平台正在成为设计公司的核心竞争力。IP平台的主要任务是研发设计公司急需的IP以及提供相应的设计技术服务,并将IP的设计验证贯穿整个设计过程,如图5所示。


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图5.IP验证贯穿于整个设计流程






传统的验证平台(testbench)适用于小型设计,是一种基于断言验证(assertion-based verification,ABV)方法。对于IP在超大规模SoC与数模混合信号设计中的验证与集成,基于事务级建模(transaction-level modeling,TLM)的通用验证方法(universal verification methodology,UVM)已经开发应用多年,并且不断趋于成熟。在UVM技术中,根据设计特点和应用场景,设计者可以选用不同的验证语言,对IP设计进行建模并验证,如图6所示。例如,对于小型与基于器件的设计,采用SPICE语言为主的验证;对于模拟IP设计,采用Verilog-A语言作验证;对于数模混合信号IP设计,可以采用Verilog-AMS语言进行验证;对于超大规模的数字电路中应用的IP设计,则需要建立TLM,采用UVM,应用SystemVerilog语言进行验证。


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图6.IC/IP设计验证及其应用







3.6  开源IP将为IP供应商带来新的机遇与挑战





后摩尔时代的产品设计将更加多样化,嵌入式处理器因其功能的多样性和灵活性,预计将迎来更大的市场空间。嵌入式处理器一般都是以IP核授权的商业模式运作,而ARM的IP核高昂的授权费用会使初创芯片设计公司的创新成本大增。因此,在众多中小公司需求的驱动下,近年来一些开源的免费IP核也开始初露头角。



当前,最典型的案例就是由美国加州大学Berkeley校区推出的RISC-V,可以提供免费的基础40多条指令集和其他模块化的数十条扩展指令。开源采用宽松的伯克利软件套件(berkeley software distribution,BSD)协议(protocol),企业可以在Linux衍生的BSD系统上免费开发使用。由于 RISC-V的开源指令集近年来快速兴起,众多企业加入到RISC-V芯片的设计和实现中,对应产生的开源IP将会对现有龙头IP供应商带来挑战。当然,成熟的IP必须经过充分的验证以保证其可靠性和复用性,避免风险。开源 IP带来新机会的同时也将面临相应的考验。



以下举两个例子说明高端工艺的设计与制造协同优化和人工智能对IP检查的应用是未来IP技术发展的必然途径。




(1)设计和制造协同优化(DTCO)。



在基础IP设计方法上,随着技术发展,关键尺寸越来越小,工艺窗口越发窄小,工艺和设计相互独立的模式导致工艺窗口无法满足设计需求,必须将设计与制造的关系紧密结合。在设计过程中,需要根据芯片制造工艺的要求,服从一系列的设计规则。在工艺和设计规则的约束下,物理版图的布局,布线对速度和信号的完整性,压缩芯片的面积至关紧要。在28 nm技术节点以及更先进的技术节点上,一种新的设计和工艺协同优化的概念和方法论DTCO开始被采用。从而可以从设计开始就给工艺留有足够的窗口。设计工艺协同优化的主要内容就是把基础IP电路设计和工艺优化放在一起全盘考虑,通过两者的协同优化,使集成电路特征尺寸的进一步微缩得以继续,并满足市场对芯片功耗、性能、面积、成本(PPAC)的需要;也有观点提出面积、功耗、性能、可靠性、可量产性(APPRY)为顺序的设计与实现的方案;同时在可能的范围内兼顾可制造性。



采用DTCO的主要原因有以下两点:



1)仅仅靠工艺来实现进一步的微缩和芯片性能提升变得越来越有挑战性;2)市场对芯片特征尺寸的微缩和性能的提升有着持续的诉求。例如,传统浸没式光刻工艺在单次曝光情况下已经难以满足要求。晶体管尺寸的进一步微缩开始越来越影响晶体管性能,譬如短沟道效应增强、应力下降、寄身电容增加,涨落增大等,后段互连金属线在进一步微缩之后电阻电容急剧变化,这些因素必须与设计同时考虑进去。



具体的DTCO执行如图7所示。设计工艺协同优化主要发生在工艺/器件开发和基础IP设计之间。通常在工艺和基础IP之间进行协同优化,同时考虑到一定的绕线需求和策略,通过优化叠代,定义工艺技术框架和标准单元设计构架,实现最优化PPAC。一个完善的设计工艺协同优化过程还会在达到PPAC目标的同时兼顾到可制造性,使具有竞争力的芯片产品在最快的时间内达到量产,推向市场。


集成电路设计中IP技术及其产业发展特点



图7.DTCO流程示意







(2)IP验证采用人工智能技术。



现代SoC设计中普遍会用到成百种IP单元模块。这些IP的性能表现以及其IP库交付数据质量是影响芯片性能以及整个设计周期的重要因素。设计公司需要对IP库进行深入的性能分析比较、细致的交付项质量验证和数据校验后,才能确定一套适合设计要求的高质量IP库以及相应的设计规则。业内已经有IP交付物验证解决方案,可以验证IP数据的正确性和一致性。此外,近年来人工智能技术发展对IP技术有很大的促进作用。在IP的时序验证过程中,机器学习的方法可以对IP进行检查。例如基于CPU-GPU异构平台架构异构计算平台的电路仿真器 Empyrean ALPS-GT,性能较传统的模拟电路仿真器加速1个数量级以上,可以大幅提升模拟IP的验证效率。用人工智能技术做IP质量验证,通过人工智能的方法学习以前的模拟IP情况,训练出模型,让AI为IP质量验证服务。



以华大九天的Timing ARC验证为例。TimingARC是时序计算中最关键、最基本的组成元素。如果IP单元的管脚之间在时序上存在因果关系,就称之为 Timing ARC。应用传统的检查方法对IP的Timing ARC功能验证有很大的局限性。这是因为基于规则检查(rule- based)的方法无法支撑MissingARC的功能验证。随着IP规模变大,一个IP有数百甚至数千个输入输出,需要验证的ARC达数百万条。这显然是传统仿真测试方法在时间和资源上都无法满足的,即便是国际著名的大型IC设计企业花费大量人力资源(数十人)和时间(几个月时间)也不能完美地完成IP的验证。



而借助于人工智能的机器学习(machine learning,ML)技术,可以快速准确地帮助设计者对IP设计有效地检查Missing Arc Validation等时序问题,其流程如图8所示。在一个应用实例中,待分析IP包括PLL、TX、RX、PHY、LDO、HBM等,训练集为16 nm工艺的30个IP,测试集为7 nm工艺设计的IP,训练时间约为1h,对千万量级Timing ARC的时序验证在10 min内完成预测 。


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图8.利用AI-ML技术进行IP时序验证流程示意图(华大九天提供)






4.发展我国IP产业的策略和建议


可以预测我国未来集成电路产业发展一定会相当快速。集成电路产业的顶层是设计IP核,因此我国必须对发展IP核有充分的当下认识和前瞻计划。快速提升我国IP水平的基本策略就是:我们需要坚定不移地认识到要坚决走自主创新之路,优先布局核心IP;依托精英团队,重点突破关键IP;以常规IP为抓手,成熟工艺为基础,大力建设公共IP平台,支持产业健康发展。




(1)坚决走自主创新之路,优先布局核心IP。



核心IP的重要性一方面体现在其位于集成电路价值链最高端,附加值高且拥有庞大的生态支持;另一方面体现在其产品往往用于涉及国家安全问题的关键领域。我国目前所处的国际局势日益复杂,在关系到国家安全的芯片产品领域,必须制定长远目标,坚持自主可控安全可靠的发展。经过20多年的发展,我国已经初步具备了核心IP自主创新的基础,核心架构IP领域逐步深入,物联网(IoT)、人工智能等市场创新IP产品层出不穷。一方面要继续发挥科研院所和龙头企业主力军的作用,激发他们投身技术创新的积极性,加大自主创新力度;另一方面要进一步通过开发部分市场,把创新企业的高端技术应用到国家关键核心领域,充分发挥它们作为“生力军”的作用。




(2)依托精英团队,重点突破关键IP核研发和应用。



关键IP是一个领域中产品竞争力的体现,是某类产品或技术的瓶颈所在,也是从中低端向高端迈进的转折点。当前最先进的高速串行接口SerDes、高速ADC/DAC等关键IP依然掌握在博通、ADI、TI等少数几家龙头企业手中。由于技术庞杂、种类繁多,类似Synopsys公司这样的综合IP供应商也不可能通过购买获得大量关键IP。每一个关键IP通常都具有独立的技术要点且技术性强大,其关键在于能否找到真正专业的、具有产业和产品背景的技术团队去开发实施。因此,突破关键IP要依托专业的精英人才,要组织团队进行专项攻关。这类团队通过3~5年的时间就能在某一关键IP领域取得突破。




(3)以常规IP为抓手,成熟工艺为基础,大力建设公共IP平台,支持产业健康发展。



经过多年发展,我国的成熟工艺技术发展已有一定的基础。常规IP已经拥有很强的市场资源和技术储备,尤其是一些有较长产品生命周期的工艺技术节点的IP。例如以55 nm和28 nm成套工艺为基础的IP,可以依托制造现有的成熟工艺为基础,针对量大面广的产品(如MCP 等),依赖市场竞争进行发展。对于这类IP,政府不需要进行大量投入 ,只需营造良好的市场竞争环境和产业发展环境。因此 ,可以通过建设公共服务平台支持常规IP发展,鼓励有经验的人开发IP,打通IP交易应用渠道,通过市场竞争取得技术突破。



综上所述,我国集成电路产业中的IP领域发展取得不小进步,同时也看到与世界主流的差距明显。在赶超过程中,提出以下5项建议。




(1)组建企业联盟形成合力。



推动建立大产业专利分享联盟,抱团取暖,共同攻克专利壁垒,抵御国际专利攻击。通过自主创造、企业并购和海外专利收购等多种方式增加企业自身的知识产权积淀,同时辅以产业联盟、利益联盟等方式构建专利分享共同体。加大支持公共IP平台建设力度。建议成立专业基金进行专业并购整合,增强综合竞争力。




(2)加大知识产权保护。



简化IP侵权的直接和间接经济损失的认定办法,从直接和间接经济损失补偿转向相对严厉的IP侵权的惩罚性条款,并在司法解释和实践方面逐步趋于严厉,打击盗版侵权行为。充分利用我国在全球分工中的产业链及市场优势,针对海外诉讼采取一些行之有效的司法手段。成立相应的专利运营公司,参考国际商业化专利运营公司模式,共同抵御外国专利诉讼。




(3)构建差异化投资体系。



建议考虑构建由国家产业基金、地方类基金和社会其他基金组成的多层次、全方位投资架构,面向不同规模的企业进行投资以及产业服务,以解决 IP 企业既需要投资,又担心大笔投资会影响公司股权、管理模式的现状。也可以成立各种类型的子基金去投资数额相对较小且有一定风险,但对产业有积极意义的IP企业。




(4)多渠道财税和投融资支持。



增加对IP核设计的资金政策支持,出台相应税收减免政策,建立专门面向IP核研发的基金项目,采取“平台+项目”的运作模式,鼓励引导IP核新产品开发。对IP核设计研发项目给予投融资支持、成长激励和政策上的扶持,引导相关企业将研发力量集中突破国内急需的重点IP核领域。




(5)加大力度培养人才。



重视相关专业人才的培养,支持示范性微电子学院的建设,增加高校相关专业课程和科研项目,不拘一格地引进有经验的工程技术人员到高校讲授相关技术课程,促进产学研用多方对接,以促成产业联盟等形式实现协作创新,推动国内IP核产业的发展。鼓励企业开展校企合作育人,形成学生培养到企业实习和就业的一体化培养链。引进具有丰富一线工作经验的高端人才组建团队,培养青年人才。




5.结论


本文从IP的属性和技术特点,结合国内外的技术和产业现状,讨论了我国IP核技术发展趋势。针对我们追赶中的发展道路,提出了相应的5项建议。供读者参考。不妥之处希望大家批评指正。




集成电路设计中IP技术及其产业发展特点




文献来源:








吴汉明, 史强, 陈春章. 集成电路设计中IP技术及其产业发展特点[J]. 微纳电子与智能制造, 2019, 1 (1): 20-28.


WU Hanming, SHI Qiang, CHEN Chunzhang. IP technology of IC design and IP characteristics in IC industrial development [J]. Micro/nano Electronics and Intelligent Manufacturing, 2019, 1 (1): 20-28.


《微纳电子与智能制造》刊号:CN10-1594/TN


主管单位:北京电子控股有限责任公司


主办单位:



北京市电子科技科技情报研究所




北京方略信息科技有限公司


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